威盛ASIC筆試題及心得

1、用給出的一些門電路，搭出表達式output=en_try? ennomask : en這一表達式
entry，en,nomask是輸入
2、給出電路，將時鐘域1的脈衝傳到時鐘域2，兩個時鐘域的關係未知
3、給出三分頻的電路
4、用pmos和nmos表示f＝ab＋cd（表達式與原題有點出入，記不清了，大概就這個意思）
5、兩段verilog程序，判斷哪一段會產生latch，並修改
6、給出了電路圖，問在做dft測試時可能產生什麼問題，並修改
7、給了張電路圖，是功放與d觸發器相連，問如何減少功耗（這個我一點都不懂）
8、觸發器s1、組合電路c1、觸發器s2、組合電路c2依次相連，問的是時延、時鐘等之間的
關係（是不是要考慮hold，setup時間呢？)
9、這個實在想不出了：（
10、用方塊表示cpu，硬盤，顯卡，南橋（iobridge），北橋（memory bridge），usb控制
器，鍵盤，內存，畫出計算機的結構。
11、關於計算機內存頁面管理的東西，畫圖示意虛擬地址與物理地址的關係，簡單介紹塊
表
可憐我都不會做 貼貼題目積攢一下rp，祝xdjm們好運
先説説題目吧
第一題：給你一堆邏輯門再給你一個邏輯表達式，讓你用這些門實現這個表達式
第二題：關於時鐘域的，要求把一個時鐘域中的信號傳遞到另外一個時鐘域中
第三題：畫出三分頻1：1的電路圖
第四題：用pmos和nmos搭出一個表達式，表達式中只有與和或
第五題：兩個verilog代碼，問哪個編譯的時候會產生latch，如何修改才能去掉
第六題：給你個邏輯電路圖，問會有什麼問題，該如何修改
第七題：給一個電路圖，問如何修改才能使功耗最低，但功能不變
第八題：給一個電路圖，兩個flip－flop，兩個邏輯門竄聯，輸出信號反饋回來
已知門的延時和flip-flop所加時鐘的skew
問正常工作的時鐘需要滿足什麼條件
第九題：忘記了，誰補充一下吧
第十題：畫出計算機體系結構簡圖
第十一題：問的使關於虛擬內存和物理內存
再説説感受：
1、我碩士做一些數字電路的設計和仿真，用vhdl多一些，這個職位和我碩士的工作不是
很
對口，但是上海沒有邏輯的職位，因此就申了這個
2、via嚴重鄙視vhdl，寫代碼的讀代碼的全部是verilog
3、該職位要求有比較紮實的數字電路知識
4、要求對個人計算機的結構和原理有一定的認識
5、題目比較有針對性，應該是針對他們工作的需要，因此只要有一部分會做就可以了，
好累啊～
要面兩次，
第一次是技術面試，有些技術問題，
不過我看去面我的都是win ce的行家，被我一句話把他們關於wince的問題都噎回去
了 ^_^
只好問windows的，關於進程通訊，進程訪問空間，......很明顯他們對windows知道
的也不多，
第二次是一個以前做過research的，不知道現在幹嗎，
最後談了一下我什麼時候可以上班，我説是明年4月肯定可以。（哪個sb説3月可以）我
趕緊解釋。
待遇，about 7k
通知日期：12月
等通知吧～
説心裏話，那兒的辦公環境好鬱悶，
我還以為via在漕河痙
今年威盛筆試題目也許不是很難，但是最後我竟沒做完（logic部分），感覺題目考察問題
很全面，考察的是基礎和經驗。沒有經驗和基礎，想答好這套題不容易，也讓我懂得，想
進名企不是那麼容易的！
我把我能記起來的題目跟大家分享，不全面的希望補充:
1. 仲裁器的兩種模式算法。設計一個有三個設備的仲裁機制，畫圖説明，可以用自然語言
。（有點基礎，根據經驗能寫就多寫 呵呵）
2. 序列檢測。輸出脈衝。（這個題目是最簡單的，被我考慮複雜了，竟用了35分鐘，555
555。題目沒看仔細啊！而且卷面勾勾改改，鬱悶中）
3.可控制信號檢測機制，一個組合邏輯，就是與非門、或非門的一個組合邏輯。根據圖示
，寫出一組輸入信號，和預期輸出信號。（這個題目比較簡單。）
4. 兩頭分別是一個觸發器，中間是個組合邏輯，根據延遲，確定系統最大頻率。並考慮當
延遲分別是mindelay和maxdelay時我們要考慮的關鍵時序問題。（前者我考慮的是建立時
間和保持時間是否滿足時序要求，後者我考慮組合邏輯延時問題，並説明可以用流水線解
決。不一定對或者全面，大家討論）。
6.有關fifo的問題。給出波形，考查fifo的概念。以及fifo數據寬度分別為64bits和128b
its時的層數。（此題如果設計過fifo估計就比較簡單了,我憑感覺做的答案，就不寫了，
免得大家見笑啊 呵呵）
做完以上的題目時，我就剩下十分鐘了，第七題和第十題都是英文的，估計我看懂也要用
5分鐘，索性不做了，呵呵!哪位大俠做了，就想想，發個貼子。
回憶這次筆試經歷，我分配時間缺乏經驗，時間弄得很緊張。準備也不夠充分，看
到以往的筆試題，感覺比較簡單，等我親自上考場。才發現不是那麼回事。進入威盛，對
於我來説也許成為泡影，但我相信自己仍然有機會！！！
相關時間：XX-10-29
威盛筆試整得象大學聯考一樣，全國13個城市同時開始考，上下午分別針對北京，上海，
杭州三個研發中心考了3場。我報了北京和上海的三個職位，考了兩場，做了3套題目
。
上午9點的是北京logic design 職位的一場，一共11道題，這個放在後面介紹北京via
的時候再述，這篇集中講via s3。下午1點考上海研發中心，考了前端asic design
和 verification兩套題目：
前端asicdesign：
1。new_wr_en = entry ? no_mashwr_en : wr_en，要求用給出的6個門實現這一邏
輯。
2。時鐘域1到時鐘域2傳遞脈衝in。1，2間相位不定，脈衝in遠小於1的時鐘週期－－
不會。
3。1：1佔空比的三分頻。
4。用pmos和nmos搭電路，z= ab|c&d.
5。給兩段代碼，問哪個有latch，消除之
6。給了個電路圖，問dft時會不會有問題，如何改之
7。一個en控制輸入新值或保持的dff電路，要求修改其為一個降低功耗的實現，保持
功能不變。
8。給出2個dff叫2個組合邏輯的電路，已知clk skew和組合邏輯延時，給出hold time
滿足的公式和電路最大頻率。
9.。a+b+c+d, 設計電路使之最快，第一問是a,b,c,d延遲相同，第二問是a延遲最大
10。畫出cpu＋memory＋agp＋北橋bridge，加南橋bridge＋硬盤＋usb＋鍵盤的框圖
。
11。虛擬地址到物理地址的轉換，tlb概念
比上午的簡單，時間也寬裕，70min做完，除了第二道沒看明白就寫了一點相關的東
西外，其他都應該對了。
做完第一套題發現原來還有verification的題，繼續做之：
1。verilog實現兩分頻。
2。
3。兩段verilog initial代碼，一個是用= 一個是用<=的，畫波形。
4。
5。鬆散結構和緊密結構計算機系統？沒看懂題目
6。cache映射策略及其優劣。
via筆試----asic部分
1。一個四級的mux,其中第二級信號為關鍵信號
如何改善timing
2. 一個狀態機的題目用verilog實現
不過這個狀態機話的實在比較差很容易誤解的
3. 卡諾圖寫出邏輯表達使...
4. 用邏輯們畫出d觸發器
5. 給出某個一般時序電路的圖，有tsetup,tdelay,tck->q,還有
clock的delay,寫出決定最大時鐘的因素同時給出表達式
6。c語言實現統計某個cell在某.v文件調用的次數(這個題目真bt)
7 cache的主要部分什麼的
8 asic的design flow....